home *** CD-ROM | disk | FTP | other *** search
/ PC Elektro 3 / PC-Elektro-3-cd1.bin / DesignWorks Professional Schematic Capture / DesignWorks4Setup.exe / Main / Verilog.RFM < prev    next >
Encoding:
Text File  |  2004-10-16  |  4.0 KB  |  115 lines
  1. {
  2.     DesignWorks Report Form for Verilog
  3.     Copyright 1990-2000 Capilano Computing Systems
  4.  
  5.     Note:
  6.     - Didn't change the names from VMod to VERILOG_Mod
  7.       as the attributes won't match for designs coming
  8.       from the Macintosh.
  9. }
  10. $NOTES
  11. This report form produces a netlist for Verilog
  12.  
  13.  
  14. Limitations:
  15.  
  16.   none
  17.  
  18.  
  19. Attribute   Where    Description
  20.  
  21. VMod        Design   Name of top module and parameter list, if desired
  22. VStim       Design   Stimulus
  23. VPre        Design   Preprocessor or compiler commands inserted at front of file
  24.  
  25. Name        Devices  Device name
  26. VDelay      Devices  Device delays
  27.  
  28. Name        Signals  Signal name
  29. VDecl       Signals  Any non-empty value indicates a
  30.                      declaration
  31.  
  32. Stimulus information is read from the design attribute
  33. field VStim and from the file DESIGNNAME.stm
  34.  
  35.  
  36. *** IMPORTANT NOTE ***
  37.  
  38. This netlist script is provided with DesignWorks on an "as is" basis with no guarantee that it will work in any particular environment.  Capilano Computing has no control over the file formats that may be used by these systems.  These scripts have generally been created and tested in conjunction with DesignWorks users and were developed for use with a specific version of the target system.  The third party developer may change formats at any time, and we do not have the resources to track every version of every system on the market.
  39.  
  40. If this script does not appear to generate the format required for your system, we are happy to assist customers in generating the appropriate format.  Please contact us at tech@capilano.com and provide a sample netlist and as much information as you can about the required format.
  41. $END
  42. {
  43. ---------------------------------------------------------------------
  44. }
  45. $CREATEREPORT($DESIGNNAME.v) $PROMPT
  46. // $DESIGNNAME - Verilog netlist created $DATE
  47. // file: $FILENAME
  48.  
  49. // The following preprocessor or compiler command items are derived from
  50. // the VPre design attribute field
  51.  
  52. &VPre
  53.  
  54. {
  55.   Now list top module definition
  56. }
  57. $HIERARCHY $TOPCIRCUIT
  58.  
  59. // Top module definition.  The name of the top module
  60. // will be the design name (i.e. the design file name
  61. // must be a valid Verilog name), or you can override
  62. // this by placing a module name (and parameters, if desired)
  63. // in the design attribute field VMod
  64.  
  65. module $IF(&VMod)&VMod$ELSE$DESIGNNAME$END;
  66.  
  67. // If you want to explicitly declare any signals, place
  68. // the declaration (e.g. "wire") in the VDecl attribute
  69. // of the signal in question.
  70.  
  71. $FIND $SIGNALS &VDecl    { Find signals with VDecl attribute for declaration }
  72. $SIGNALS\  &VDecl $SIGNAME;
  73. $FIND $SIGNALS
  74. $COMBDEVSOFF
  75. $DEVPINFORMAT $SIGNAME
  76. $ITEMSEPARATOR(, )
  77.  
  78. // Device instantiations.  A delay paramter can be declared in the VDelay
  79. // attribute of each device
  80.  
  81. $DEVICES\  $TYPENAME &VDelay $DEVNAME\($PINS);
  82.  
  83. // To include extra Verilog code here (e.g. for stimulus),
  84. // either place the raw code in the VStim design attribute field,
  85. // or create a text file called file $DESIGNNAME.stm and place
  86. // it in the same directory as the circuit file.
  87.  
  88. &VStim
  89. $INCLUDE($DESIGNNAME.stm) $RAW
  90. endmodule
  91.  
  92. $HIERARCHY $PURE
  93. {
  94.   Following is the definition for an internal circuit, i.e. "module" definition
  95. }
  96. $DEFINECIRCUIT
  97. $FIND $SIGNALS &VDecl    { Find signals with VDecl attribute for declaration }
  98. $SIGNALS\  &VDecl $SIGNAME;
  99. $FIND $SIGNALS
  100. $SORT $DEVICES $TYPENAME
  101. $ITEMSEPARATOR(, )
  102. $DEVICES\  $TYPENAME &VDelay $DEVNAME\($PINS);
  103. $END
  104. {
  105.   Now select types with an internal circuit and list "module" sections
  106. }
  107. $FIND $SIGNALS
  108. $FIND $DEVICES &Depth
  109. $SORT $DEVICES &Depth $TYPENAME
  110. $COMBDEVSON
  111. $PINTYPEFORMAT input output output inout output output output output output output input output input output input output output
  112. $ITEMSEPARATOR(, )
  113. $CONTSTART(  )
  114. $DEVICES$NEWLINE$NEWLINE$NEWLINE// module $TYPENAME$NEWLINE$NEWLINEmodule $TYPENAME\($MAXITEMSPERLINE(255)$DEVPINFORMAT($CHILDSIGNAME)$PINS);$NEWLINE  $MAXITEMSPERLINE(1)$DEVPINFORMAT($PINTYPE $CHILDSIGNAME;)$PINS$NEWLINE$SINGLE$INTERNALendmodule
  115.